130nm-től 5nm-ig

Egy RTL, minden chipre

A legtöbb processzor-architektúra egy konkrét gyártási node-ra és chipméretre van tervezve. Ha változik a node, újratervezik a chipet. A CFPU másképp működik: egyetlen paraméterezhető RTL, amelyből a chipméret és a gyártási technológia határozza meg a core számot.

A core szám a chiphez igazodik, nem fordítva.

Ez azért lehetséges, mert a CFPU 4-szintű hierarchikus architektúrája paraméterezhető: a cluster méret fix (4×4 = 16 core, fizikai optimum), de a cluster-ek, tile-ok és régiók száma állítható. Ugyanaz a Verilog kód, más paraméterekkel.

module cfpu_chip #(
    parameter CORES_PER_CLUSTER  = 16,    // fix: 4×4 mesh
    parameter CLUSTERS_PER_TILE  = 12,    // node-függő: 4-12
    parameter TILES_PER_REGION   = 12,    // node-függő: 4-12
    parameter REGIONS            = 24,    // chipméret-függő: 4-24
    parameter SRAM_KB_PER_CORE   = 1024   // node-függő: 16-1024
);

// 7nm, 800 mm²:  16 × 8 × 8 × 8  =  8 192 core, 256 KB/core
// 5nm, 800 mm²:  16 × 8 × 8 × 10 = 10 240 core, 256 KB/core

Miért skálázódik?

A kulcs: a SRAM dominálja a core területét (55-75%), nem a logika. Az SRAM rosszabbul skálázódik, mint a logika — ezért a tényleges core-sűrűség növekedés lassabb, mint a logika-sűrűség sugarlná. De kompenzálásként: minden node-lépésnél az SRAM-ot is növeljük.

Core méret csomópontonként

A) Növekvő SRAM — gazdagabb aktor, kevesebb core

Ha a technológia fejlődésével az SRAM-ot is növeljük, minden core több aktort, nagyobb working set-et, gazdagabb programokat futtathat:

B) Fix 256 KB SRAM — maximális core szám

Ha az SRAM-ot 256 KB-on tartjuk minden node-on, a felszabaduló terület több core-t jelent — nagyobb párhuzamosság, több egyidejű aktor:

A két stratégia között a workload dönt: ha maximális párhuzamosság kell (SNN, sok kis aktor), a fix 256 KB és több core a jobb választás. Ha gazdagabb aktorok kellenek (ML inference, nagy objektumgráfok), a növekvő SRAM éri meg. A paraméterezhető RTL mindkettőt támogatja — a SRAM_KB_PER_CORE paraméter a gyártáskor állítható.

Hány core fér a chipre?

Kihasználható terület = chipméret × 0.78 (levonva: I/O pad, Seal Core, crossbar-ok, routing csatornák, perifériák).

A) Növekvő SRAM (16 KB → 512 KB)

B) Fix 256 KB SRAM — maximális párhuzamosság

Core szám (800 mm² die, fix 256 KB):

A hierarchia alkalmazkodik

A 4-szintű architektúra nem merev — a szintek száma a core számból következik:

Négy core típus + MAC Slice

A CFPU nem egyféle core-t gyárt — négy programozható core típus létezik, az ML inference-t pedig nem programozható MAC Slice-ok végzik:

Core szám összehasonlítás (5nm, 800 mm²)

A node méretek tartalmazzák az ajánlott L0 router területet és az L1–L3 infrastruktúra per-core részét (~0,007 mm²). A CFPU-ML chip MAC Slice-okat használ (nem programozható core-okat), chiplet architektúrában — lásd CFPU-ML-Max.

CFPU termékcsalád

Ugyanaz az RTL, a CORE_TYPE paraméter határozza meg a gyártott core típust. Heterogén chipen egy chipen belül is több típus lehet.

Node-specifikus konfigurációk

130nm (Sky130) — az első szilícium

L0: 16 core, 4×4 mesh, 16 KB SRAM/core
L1: 6 cluster, 6×6 crossbar
L2: 6 tile, 6×6 crossbar + Seal Core

16 × 6 × 6 = 576 Rich Core
Össz SRAM: 9 MB

Ez a „kis CFPU” — az első valódi szilícium, ahol a teljes hierarchia és a Seal Core már jelen van, csak kisebb skálán. Az RTL ugyanaz, mint a későbbi chipeken.

28nm — kereskedelmi célú

L0: 16 core, 4×4 mesh, 64 KB SRAM/core
L1: 6 cluster, 6×6 crossbar
L2: 6 tile, 6×6 crossbar
L3: 6 régió, 6×6 crossbar + Seal Core

16 × 6 × 6 × 6 = 3 456 Rich Core
Össz SRAM: 216 MB

7nm — nagy teljesítmény

L0: 16 core, 4×4 mesh, 256 KB SRAM/core
L1: 8 cluster, 8×8 crossbar
L2: 8 tile, 8×8 crossbar
L3: 8 régió, 8×8 crossbar + Seal Core

16 × 8 × 8 × 8 = 8 192 Rich Core
Össz SRAM: 2 GB

5nm — cél konfiguráció (800 mm², 256 KB SRAM)

L0: 16 core, 4×4 mesh, 256 KB SRAM/core
L1: 8 cluster, 8×8 crossbar
L2: 8 tile, 8×8 crossbar
L3: 10 régió, 10×10 crossbar + Seal Core

16 × 8 × 8 × 10 = 10 240 Rich Core
Össz SRAM: 2.5 GB

(1 400 mm²-es die-on: 18 régió, 18 432 core, 4.5/9.2 GB SRAM)

A latencia állandó marad

A worst-case latencia ~85–171 ciklus tartományban mozog a node-tól, a hierarchia mélységétől és a payload mérettől függően. 5nm-en a cross-régió worst-case ~171 ciklus (~342 ns @ 500 MHz, 128B payload); tipikus kis üzenetek (~48B) ~93 ciklus (~186 ns) alatt érkeznek. A kontextus: ez versenyképes a szoftveres aktor üzenetküldéssel (Erlang/BEAM: ~0,5–2 µs).

A Seal Core mindig a középen

Függetlenül a node-tól és a core számtól, a Seal Core mindig a chip geometriai közepén van — az L3 crossbar-ral egybeépítve. Ez kommunikációs topológiai döntés: a csillag középpontja minimalizálja a maximális vezetékhosszt bármelyik régióhoz, és minden cross-régió forgalom természetesen áthalad rajta — biztonsági ellenőrzés extra routing nélkül.

Minden chipváltozatban, 576 core-tól 18 432-ig, ugyanaz a hálózati architektúra: a Seal Core design-ból lát minden cross-régió forgalmat.

A CFPU nem egy chip — hanem egy chipcsalád. Egy RTL, amely a technológiával együtt növekszik, a 130nm-es első szilíciumtól az 5nm-es 18 000+ magos célkonfigurációig.